El silicio lleva más de medio siglo siendo el corazón de cada chip que usamos, pero se está quedando sin margen: cuanto más pequeños son los transistores, peor se comporta el silicio. Por eso la industria busca un sucesor, y la última pista llega de un trío de peso: imec, ASML y TSMC acaban de fabricar transistores hechos con materiales 2D —láminas de un grosor de apenas unos átomos— con un paso (la distancia entre transistores) de 50 nanómetros sobre una oblea de 300 milímetros, el formato estándar de la fabricación de semiconductores.
No es un experimento de laboratorio aislado: por primera vez se han integrado transistores de tipo n y de tipo p (los dos ladrillos que forman la lógica CMOS de cualquier procesador) con estas dimensiones usando un proceso compatible con la industria. Los resultados se presentaron en el Simposio IEEE/JSAP de Tecnología y Circuitos VLSI de 2026.
En cristiano: este es uno de los avances más serios hasta la fecha en el camino hacia los chips “post-silicio”. Te explicamos qué son los materiales 2D, por qué podrían suceder al silicio y por qué hacerlo a escala de oblea de 300 mm es el verdadero titular.
Qué son los materiales 2D y por qué quieren jubilar al silicio
Un transistor es, básicamente, un interruptor microscópico: deja pasar la corriente o la corta, y de ese encendido y apagado nacen los unos y ceros de toda la informática. La parte por donde circula la corriente se llama canal. Durante décadas ese canal ha sido de silicio.
El problema es que, al miniaturizar los transistores hasta tamaños de pocos nanómetros, el canal de silicio se vuelve “fugitivo”: la electricidad se escapa cuando no debería y el interruptor pierde control. Es lo que los ingenieros llaman efectos de canal corto.
Aquí entran los materiales 2D. Se trata de materiales que pueden formar láminas de un grosor de apenas unos átomos —de ahí lo de “bidimensionales”—. En este trabajo se usaron dos miembros de la familia de los dicalcogenuros de metales de transición (TMD):
- Disulfuro de molibdeno (MoS2) para los transistores de tipo n (nFET), los que conducen con cargas negativas.
- Disulfuro de wolframio (WS2) y diseleniuro de wolframio (WSe2) para los de tipo p (pFET), los que conducen con cargas positivas.
Que se necesiten n y p juntos no es un capricho: la lógica CMOS de cualquier procesador moderno combina ambos tipos. Por eso el logro de tenerlos integrados sobre la misma oblea es lo que lo acerca a un chip real, y no a una curiosidad de laboratorio.
El hito: 50 nm en una oblea de 300 mm con litografía EUV
Lo realmente difícil no era hacer un transistor 2D que funcione —eso ya se había logrado en laboratorio—, sino fabricarlos en serie, juntos y muy apretados, sobre el mismo formato que usan las fábricas de chips de verdad. Y ahí están las tres cifras que importan.
La primera es el paso de polisilicio contactado (CPP) de 50 nm, es decir, la distancia entre transistores consecutivos. Según imec, es la primera vez que se logran transistores complementarios 2D tan apretados —un récord— sin sacrificar el rendimiento.
La segunda es la oblea de 300 mm, el tamaño estándar de la producción industrial. Hacerlo a esta escala es lo que distingue un avance “de fábrica” de uno “de laboratorio”.
La tercera es la fiabilidad: un 94 % de los transistores funcionaron correctamente, con una relación entre corriente máxima y mínima (la diferencia entre “encendido” y “apagado”) superior a 10⁵. Además, los pFET de WSe2 se acercan a los mejores dispositivos logrados en laboratorio, y ambos tipos muestran una corriente de fuga muy baja con el gate a 0 voltios.
¿Qué papel jugó cada socio?
- ASML aportó la litografía EUV (ultravioleta extremo) de un solo patrón, capaz de “dibujar” canales de tan solo 28 nm con una única exposición, dentro de la resolución de los escáneres EUV estándar de 0,33 NA.
- TSMC, la mayor fábrica de chips del mundo, ayudó a reducir el riesgo de la transición del laboratorio a la fábrica.
- imec desarrolló y optimizó la ruta de integración, incluido un flujo de fabricación “invertido” con contactos por debajo y el gate depositado por encima.
Las declaraciones de los implicados marcan el tono. Gouri Sankar Kar (VP de I+D de tecnologías de dispositivos de cómputo y memoria de imec) resumió que “por primera vez logramos un CPP de 50 nm sin afectar al rendimiento”. Por su parte, el Dr. Min Cao, vicepresidente y CTO de TSMC, calificó la colaboración de “instrumental para empujar los límites de la innovación en semiconductores”. Etienne De Poortere, de ASML, destacó que “gracias a la resolución más nítida del EUV, creamos transistores TMD con canales de 28 nm”.
El silicio, de momento, no se jubila. Pero la lista de candidatos a sucederlo acaba de ganar uno con currículum de fábrica.
