AMD ha confirmado el inicio de producción en volumen de sus procesadores de servidor EPYC de próxima generación, conocidos por el nombre en clave “Venice”. Con esta noticia, la compañía de Santa Clara alcanza un hito sin precedentes en la industria: Venice es el primer chip de computación de alto rendimiento (HPC) del mundo en entrar en fabricación masiva sobre el proceso TSMC N2 de 2 nanómetros, empleando la tecnología de transistores nanosheet gate-all-around (GAA) más avanzada disponible comercialmente.
La generación Venice supone un salto cualitativo y cuantitativo sobre EPYC Turin (5.ª generación, Zen 5): el número máximo de núcleos por socket pasa de 192 a 256 núcleos Zen 6C con soporte de 512 hilos simultáneos, el ancho de banda de memoria se más que duplica hasta los 1,6 TB/s por socket, y AMD reivindica una mejora de rendimiento del 70% sobre Turin en sus propias pruebas internas. Además, Venice incorpora por primera vez en la familia EPYC el estándar PCIe 6.0, duplicando el ancho de banda hacia GPUs, unidades NVMe y tarjetas de red de próxima generación.
Para los operadores de centros de datos, hiperescalares y entornos de computación científica, Venice promete redefinir la relación entre densidad de cómputo, ancho de banda de memoria y eficiencia energética por rack. Los grandes proveedores de nube están evaluando ya la arquitectura a través de las plataformas de un socket (Congo y Kenya) y la plataforma de dos sockets Nigeria (SP7), que admite hasta 2 TB de RAM DDR5 a 8.000 MT/s. Las cifras y declaraciones recogidas en este artículo proceden de AMD y aún no han sido verificadas de forma independiente con hardware de producción final.
El primer chip HPC en producción sobre TSMC N2
El hito de fabricación: de tape-out a producción en volumen
Hace poco más de un año, AMD confirmaba que EPYC Venice había completado el tape-out y el bring-up inicial sobre el proceso N2 de TSMC. En junio de 2026, la compañía da el paso decisivo: Venice entra en producción en volumen (HVM) sobre N2, lo que lo convierte en el primer chip de computación de alto rendimiento del mundo en alcanzar fabricación masiva sobre este nodo de 2 nm. TSMC N2 no es una evolución menor: es la primera generación de la foundry taiwanesa en abandonar completamente la arquitectura FinFET en favor de los transistores nanosheet gate-all-around (GAA), en los que el gate rodea el canal de silicio por sus cuatro caras, reduciendo drásticamente la corriente de fuga y permitiendo mayor control electrostático a frecuencias más altas.
Arquitectura: 256 núcleos Zen 6C sobre un diseño chiplet mixto
Venice no es un monolito: sigue la estrategia chiplet multidie que AMD ha perfeccionado con EPYC desde Roma. La arquitectura distingue dos tipos de die:
- CCDs (Core Complex Dies) Zen 6C, fabricados en TSMC N2P (una variante optimizada de N2 para mayor rendimiento). Cada CCD aloja 32 núcleos Zen 6C. En la configuración máxima, un socket monta 8 CCDs, sumando los 256 núcleos físicos y 512 hilos que AMD anuncia como techo de la plataforma.
- Dos IODs (I/O Dies) centrales, fabricados en TSMC N3P, que se encargan de la interconexión entre CCDs, los controladores de memoria, el fabric Infinity y los carriles PCIe 6.0.
La división entre CCDs en N2P e IODs en N3P responde a una lógica económica y técnica madura: los dies de E/S son más grandes y tienen requisitos de señalización mixta que hacen costosa su fabricación en el nodo más avanzado, mientras que los CCDs, donde cada transistor adicional tiene impacto directo en el rendimiento de cómputo, se benefician plenamente de N2P.
De 192 a 256 núcleos: qué cambia respecto a EPYC Turin
La comparación directa entre Venice y Turin (Zen 5) ilustra la magnitud del salto generacional:
- Venice ofrece hasta 256 núcleos por socket, frente a los 192 núcleos máximos de Turin.
- El incremento supone un 33% más de núcleos físicos en el mismo espacio de socket, posible gracias a la mayor densidad de transistores de N2.
- La microarquitectura Zen 6C está diseñada específicamente para maximizar la densidad de cómputo en cargas de trabajo de servidor (HPC, bases de datos, virtualización masiva, inferencia de IA), priorizando el ancho de banda de memoria y el tamaño de caché por encima del rendimiento en frecuencia monohilo.
- La caché L3 total por socket alcanza hasta 1 GB en la configuración de 8 CCDs, con 128 MB por CCD, frente a los 384 MB totales de Turin en su configuración de 192 núcleos.
Este aumento del caché L3 es especialmente relevante para cargas de trabajo con grandes conjuntos de datos de trabajo (working sets): bases de datos en memoria, modelos de machine learning de inferencia, simulaciones científicas y motores de análisis en tiempo real se benefician directamente de disponer de más datos cerca de los núcleos sin necesidad de acceder a la RAM principal.
Las cifras: 70% más rápido, 1,6 TB/s de memoria y PCIe 6.0
Ancho de banda de memoria: más del doble que Turin
Una de las mejoras más llamativas de Venice es el salto en ancho de banda de memoria, que pasa de los 614 GB/s de EPYC Turin a 1,6 TB/s por socket en Venice. Este incremento de más del doble no es casual: Venice adopta el estándar DDR5 a 8.000 MT/s, una velocidad que sus predecesores no podían alcanzar, combinado con un mayor número de canales de memoria y mejoras en el controlador integrado.
Para las aplicaciones que más importan en entornos HPC y de centros de datos, el ancho de banda de memoria es tan o más crítico que la frecuencia de los núcleos:
- Análisis de grandes volúmenes de datos (data warehousing, OLAP) requieren mover datos entre la RAM y las cachés a la mayor velocidad posible.
- Entrenamiento e inferencia de modelos de IA —especialmente modelos con parámetros que no caben en la caché L3— dependen directamente del ancho de banda para alimentar los núcleos de cómputo.
- Simulaciones de dinámica molecular, CFD y predicción meteorológica tienen kernels cuyo cuello de botella es casi siempre la memoria, no la frecuencia.
Con 1,6 TB/s disponibles, Venice abre la puerta a ejecutar cargas de trabajo que antes requerían aceleradores de memoria de banda ancha especializados.
La caché L3: 1 GB por socket
Venice incorpora hasta 1 GB de caché L3 total por socket en la configuración máxima de 8 CCDs Zen 6C, con 128 MB de L3 por CCD. Para poner esto en perspectiva:
- EPYC Turin ofrece hasta 384 MB de L3 en su variante de 192 núcleos.
- Los procesadores de escritorio de alta gama más caros del mercado en 2026 alcanzan 128-192 MB de L3.
- 1 GB de L3 en un único socket es un hito sin precedentes en procesadores de propósito general.
Este caché masivo no solo reduce la latencia de acceso a datos frecuentes, sino que en muchas cargas de trabajo de servidor elimina directamente el acceso a DRAM para los conjuntos de trabajo de tamaño medio, reduciendo el consumo energético del subsistema de memoria.
PCIe 6.0: doble ancho de banda hacia el exterior
Venice es la primera generación de EPYC en incorporar PCIe 6.0, el estándar más reciente que duplica la tasa de transferencia por carril respecto a PCIe 5.0 (de 32 GT/s a 64 GT/s). Las implicaciones prácticas son directas:
- GPUs de próxima generación conectadas al socket Venice reciben el doble de ancho de banda de interconexión, reduciendo el cuello de botella en sistemas CPU+GPU para inferencia de IA y simulaciones aceleradas.
- SSDs NVMe PCIe 6.0 pueden transferir datos a velocidades que hacen obsoleta la distinción entre almacenamiento y memoria para ciertos accesos.
- NICs de alta velocidad (400 GbE, 800 GbE) se benefician de la mayor capacidad de transferencia sin saturar los carriles del enlace.
Los benchmarks de AMD: Venice vs Turin vs Intel Xeon 6980P
AMD ha publicado resultados de benchmark de rack a 100 kW utilizando SPEC CPU 2017, una de las suites de referencia más establecidas para medir rendimiento de CPU en entornos de servidor. Los resultados comparativos declarados por AMD son:
- Venice: puntuación 3,30 en SPEC CPU 2017 a 100 kW de rack
- EPYC Turin (Zen 5): puntuación 2,37 en las mismas condiciones
- Intel Xeon 6980P: puntuación 1,46 en las mismas condiciones
Expresado de otro modo, según estas cifras propias de AMD:
- Venice supera a Turin en aproximadamente un 39% en este benchmark de rack.
- La mejora global de rendimiento de Venice sobre Turin que AMD reivindica es del 70% considerando el conjunto de cargas de trabajo medidas.
- Venice casi triplica el resultado del Intel Xeon 6980P en el benchmark de rendimiento por rack a igual consumo.
Contexto: AMD vs Intel y Nvidia en el mercado de servidores
La brecha con Intel Xeon en 2026
El mercado de CPUs para servidores ha vivido en los últimos cuatro años una reconfiguración que pocas veces se ha visto en la historia de la informática. Intel, que durante décadas ostentó una cuota de mercado dominante en este segmento, ha visto cómo AMD escalaba posiciones generación tras generación. Con EPYC Turin, AMD ya superaba al Xeon de Intel en la mayoría de métricas de rendimiento por watt y rendimiento por dólar. Venice amplía esa distancia.
El Intel Xeon 6980P, el procesador de servidor más potente de Intel a mediados de 2026, ofrece 128 núcleos P-Core y se fabrica en el proceso Intel 3 (aproximadamente comparable a un nodo de 3 nm). En la comparación de rack a 100 kW que AMD publica usando SPEC CPU 2017, el Xeon 6980P obtiene una puntuación de 1,46 frente a los 3,30 de Venice. Aunque estas cifras son las del propio fabricante y deben tomarse con cautela, reflejan la dirección del mercado:
- Intel trabaja en su proceso 18A (equivalente aproximado a 1,8 nm), que promete recuperar el liderazgo en densidad de transistores. Sin embargo, la disponibilidad de productos Xeon sobre 18A en volumen no está prevista antes de 2027.
- Mientras tanto, Venice aterriza en los catálogos de proveedores de nube con una ventaja en núcleos, caché, ancho de banda de memoria y PCIe que Intel no podrá igualar a corto plazo con su generación actual.
Nvidia Vera/Grace: la amenaza desde otro ángulo
La comparación con Nvidia es de naturaleza diferente. Nvidia no compite directamente en el mercado de CPUs de propósito general para servidores, pero su plataforma Grace Hopper —y su evolución hacia la arquitectura Vera— combina un procesador ARM (Grace/Vera) con una GPU H100/B200 a través de un enlace de memoria unificada de alta velocidad (NVLink-C2C). Esta apuesta convierte a Nvidia en un competidor sistémico para AMD en el mercado de infraestructura de IA.
La diferencia estratégica fundamental es:
- Venice es una CPU de propósito general optimizada para cargas de trabajo de servidor diversas: bases de datos, virtualización, HPC tradicional, simulaciones y también inferencia de IA cuando el modelo es demasiado grande para la GPU o cuando el coste por token importa.
- Vera/Grace de Nvidia apunta a clusters de IA masivos donde CPU y GPU comparten espacio de memoria, optimizando el entrenamiento de modelos y la inferencia acelerada, pero a un coste mucho mayor por sistema.
En la práctica, Venice y Vera no son sustitutos directos: los grandes hiperescalares como AWS, Google Cloud, Microsoft Azure y Oracle Cloud ya han indicado interés en Venice para la capa de CPU de propósito general, mientras siguen comprando GPU de Nvidia (y crecientemente AMD Instinct) para la capa de aceleración.
Las plataformas: Congo, Kenya y Nigeria
AMD ha estructurado la familia Venice en tres plataformas de socket:
- Congo: plataforma de un único socket (1P), orientada a servidores de precio optimizado y cargas de trabajo que no requieren la escala máxima. Ideal para edge computing y servidores de hosting denso.
- Kenya: también de un socket (1P), pero diseñada para configuraciones de mayor rendimiento dentro del segmento monoprocesador, con acceso al máximo de canales de memoria y carriles PCIe 6.0.
- Nigeria: plataforma de dos sockets (2P) con conector SP7, la configuración de máximo rendimiento absoluto. En Nigeria, dos Venice pueden compartir hasta 2 TB de RAM DDR5 a 8.000 MT/s y ofrecer 512 núcleos físicos por sistema, lo que la convierte en la opción para bases de datos en memoria de gran escala, simulaciones HPC y consolidación masiva de máquinas virtuales.
Implicaciones para los grandes proveedores de nube
La llegada de Venice tiene consecuencias directas para el negocio de los hiperescalares:
- Un servidor 2P Nigeria con 512 núcleos a 1,6 TB/s de ancho de banda de memoria por socket puede alojar más máquinas virtuales por unidad de rack que cualquier generación anterior, reduciendo el coste por vCore para el proveedor.
- La disponibilidad de PCIe 6.0 prepara la infraestructura para las NICs de 800 GbE que empiezan a desplegarse en fabric de centros de datos de nueva generación.
- El soporte de DDR5-8000 en configuraciones de hasta 2 TB permite cargar en RAM sistemas de bases de datos y grafos de conocimiento que antes requerían almacenamiento de memoria persistente mucho más caro.
